lVHDL課程設(shè)計教學(xué)改革的論文
【摘要】電子通信等信息類專業(yè)注重所學(xué)理論與實踐動手能力相結(jié)合，在VHDL課程設(shè)計教學(xué)中更應(yīng)該注重這點。將MAX-plusⅡ仿真引入VHDL課程設(shè)計教學(xué)中，以一個具體的二人搶答器電路設(shè)計仿真實例進(jìn)行展開，可形成理論學(xué)習(xí)與動手實踐相結(jié)合的創(chuàng)新教學(xué)模式。該模式不僅可以使VHDL課程設(shè)計教學(xué)變得生動靈活，更加有利于提高學(xué)生們的創(chuàng)新創(chuàng)造、動手實踐能力，增強教與學(xué)之間溝通，從而提高VHDL課程設(shè)計的教學(xué)效果。
【關(guān)鍵詞】MAX-plusⅡ仿真；VHDL；課程設(shè)計；教學(xué)改革
VHDL為高速集成電路硬件描述語言，VHDL支持自頂向下的設(shè)計，具有系統(tǒng)硬件描述能力強、系統(tǒng)仿真能力強等特點。VHDL為電子通信等信息類專業(yè)的必備專業(yè)課程，與模擬/數(shù)字電路、單片機、DSP、FPGA等課程緊密聯(lián)系，是一條聯(lián)系理論學(xué)習(xí)與實踐應(yīng)用的紐帶。MAX-plusⅡ是由Altera公司開發(fā)，適合于中小規(guī)模的可編程邏輯器件的開發(fā)，操作簡單，應(yīng)用廣泛。本文將MAX-plusⅡ仿真應(yīng)用于VHDL課程設(shè)計教學(xué)改革中，可使VHDL課程設(shè)計教學(xué)過程變得生動靈活，更加有利于提高學(xué)生們的創(chuàng)新創(chuàng)造、動手實踐能力。本文以設(shè)計一種典型的二人搶答器為例，對這種靈活的教學(xué)模式進(jìn)行了詳細(xì)的闡述。
1.VHDL的程序結(jié)構(gòu)
對于VHDL程序而言，它的完整的程序結(jié)構(gòu)包含以下幾個部分：庫、包、實體、結(jié)構(gòu)體。在VHDL程序當(dāng)中，已經(jīng)編譯好的包集合、實體、結(jié)構(gòu)體等都存放在庫中，程序當(dāng)中庫的存在，可以使編程者利用已經(jīng)編譯過的設(shè)計，這將避免重復(fù)操作，大大減小編程的工作量。實體通常是用來定義所需電路的輸入接口、輸出接口；實體定義的只是電路的輸入輸出引腳，不能具體描述電路的構(gòu)造及能實現(xiàn)的功能。實體聲明需滿足以下格式：ENTITY實體名ISPORT(端口n：端口方向端口類型)；END［實體名］；對于實體名而言，它必須與文件名保持一致，否則在編譯的時候?qū)霈F(xiàn)錯誤；端口名是編程者對每個外部引腳設(shè)定的名稱，命名沒有特殊規(guī)定；端口方向是用來定義外部引腳的信號方向是處于輸入狀態(tài)還是輸出；結(jié)構(gòu)體通常是用來描述所需設(shè)計電路的內(nèi)部功能，結(jié)構(gòu)體的語法格式如下：ARCHITECRURE結(jié)構(gòu)體名OF實體名IS［聲明語句］BEGIN功能描述語句END［結(jié)構(gòu)體名］需要特別注意的是，實體和結(jié)構(gòu)體是一對多的關(guān)系，即在一定時間內(nèi)，一個實體可以對應(yīng)多個結(jié)構(gòu)體，但是，一個結(jié)構(gòu)體只能被一個實體所調(diào)用。我們可以通過配置來決定當(dāng)前使用哪一個具體的結(jié)構(gòu)體來進(jìn)行仿真。不同于實體的命名（實體名必須與聲明部分名字相同），我們可以自由選擇結(jié)構(gòu)體的命名，但是當(dāng)一個實體包含有多個結(jié)構(gòu)體時，每個結(jié)構(gòu)體之間的命名不能相同。
2.基于MAX-plusⅡ仿真的二人搶答器
搶答器是競賽時常見儀器，它是一種簡單的優(yōu)先判決器電路。當(dāng)主持人提出問題后，2位選手可以在最短時間內(nèi)做出判斷是否搶答，決定搶答后可按下按鍵便可回答主持人所提問題。當(dāng)2位選手中有一位按下按鍵后，顯示器電路上便顯示該選手的序號，另一位選手再按下按鍵無效。此輪答題完畢后，便可進(jìn)入下一輪搶答。圖2展示了基于MAX-plusⅡ仿真的二人搶答器的功能模塊圖和電路原理圖。在功能模塊中，搶答器有兩個輸入端口，START代表主持人信號；XUAN代表參賽選手信號，這里面包含了參賽選手1和參賽選手2；搶答器有一個輸出端，RESULT代表通過搶答器后的搶答結(jié)構(gòu)信號，它包含了參賽選手1和參賽選手2是否搶答成功的結(jié)果。另外，CLR為復(fù)位信號，CLR=0時表示系統(tǒng)復(fù)位，CLR=1時表示系統(tǒng)處于正常工作狀態(tài)。圖2為基于MAX-plusⅡ仿真得到的二人搶答器的波形仿真圖。從圖2中可以看出，當(dāng)時間處于0-20ns時，由于START=0，此時代表主持人沒有宣布開始；從20ns以后，START=1，主持人宣布開始，這以后的時間都是處于可搶答狀態(tài)。當(dāng)輸入信號為00（20ns-40ns），兩位選手都沒有搶答，輸出結(jié)果為00；當(dāng)輸入信號為01（40ns-60ns），此時1號選手沒有搶答，0號選手搶答，輸出結(jié)果為01，但是此時輸出有10ns左右的延遲。當(dāng)輸人信號為11時，輸出為10，但是出現(xiàn)了延遲和毛刺。根據(jù)以上分析，這基本實現(xiàn)了2人搶答器的功能。
3.基于MAX-plusⅡ的VHDL課程設(shè)計教學(xué)改革問題
MAX-plusⅡ仿真為VHDL課程設(shè)計提供了極大的便利，可以利用虛擬的電路實驗來進(jìn)行課程設(shè)計教學(xué)改革，學(xué)生在這過程中可以自由設(shè)計電路并進(jìn)行仿真，這將鍛煉學(xué)生的動手實踐能力，激發(fā)學(xué)生們的創(chuàng)新創(chuàng)造意識，增強教與學(xué)的溝通，提高VHDL課程設(shè)計的教學(xué)效果。但是，有幾個問題還是需要注意：（1）必須加強實驗室的平臺建設(shè)，實驗室不僅需要配備高性能計算機來改善硬件平臺，更加需要注意的是，需要配備適合學(xué)生使用的`VHDL硬件仿真電路箱，購買正版MAX-plusⅡ仿真軟件。（2）開發(fā)實驗室管理系統(tǒng)，增強課程設(shè)計的管理力度；加強考勤力度，課程設(shè)計的主戰(zhàn)場不是在實驗室，而是在于學(xué)生在一定時間內(nèi)的積累，動員學(xué)生利用自己的電腦在課余時間進(jìn)行仿真。課程設(shè)計題目需要經(jīng)常更新，杜絕學(xué)生直接不經(jīng)思考，直接在網(wǎng)上拷貝程序進(jìn)行仿真運行的現(xiàn)象，重點加強仿真之后硬件電路實現(xiàn)的動手能力訓(xùn)練。（3）VHDL程序規(guī)則不需要死記硬背，只需重點掌握常見語句，只有通過不斷的練習(xí)才可以積累大量的電路設(shè)計應(yīng)用經(jīng)驗。所有的VHDL語句都可以用來進(jìn)行MAX-plusⅡ仿真，但是只有一部分語句才能用于硬件實現(xiàn)。VHDL課程設(shè)計題目設(shè)置要難度適中，所有仿真過程必須要能在VHDL硬件仿真電路箱實現(xiàn)。
4.結(jié)語
本文采用MAX-plusⅡ作為VHDL課程設(shè)計的仿真工具，以二人搶答器電路設(shè)計仿真為例，討論了MAX-plusⅡ仿真在VHDL課程設(shè)計教學(xué)改革中的應(yīng)用問題。通過引入MAX-plusⅡ仿真到VHDL的虛擬實驗輔助教學(xué)中，不僅可以提高學(xué)生開發(fā)VHDL電路的動手實踐能力，更加有利于激發(fā)學(xué)生們的創(chuàng)新創(chuàng)造意識；這將大大增強教與學(xué)之間的溝通，提高VHDL課程設(shè)計的教學(xué)效果及教學(xué)質(zhì)量。
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